VHawk-CDC是VHawk静态验证套件中的跨时钟域分析验证工具。它的核心目标只有一个：把跨时钟域缺陷挡在上板之前。

围绕这个目标，它做到了三件事：自动遍历跨时钟域路径、同步结构智能验证、国家标准全覆盖。这背后是国家级重点课题FPGA方向参研（CDC子工具的单独研发），以及100+头部企业的部署验证。

上一期我们介绍了套件里的VHawk-Lint（FPGA代码检查工具），FPGA代码审查效率提升60%，某航天测评中心发感谢信认可！这一期聊聊跨时钟域。

为什么CDC缺陷必须“挡在上板之前”？

跨时钟域（CDC）问题的麻烦之处，不在于它有多难修，而在于它不常来。

两个时钟域之间传递一个信号，如果采样时刻正好落进建立/保持窗口，触发器输出既不是0也不是1，而是一个中间电平，并可能在0和1之间振荡，最后随机稳定到某个值，这就是亚稳态。

它有三个特点：

动态测试和时序分析也补不上这个缺口。基于仿真的动态测试，效果取决于测试激励的质量和规模，测试设计与执行成本很高；静态时序分析（STA）面向的是同步路径的时序收敛，无法验证异步逻辑引起的跨时钟域缺陷。

靠人工评审同样盖不全。一个中等规模的FPGA设计动辄数十个时钟域、上万条跨域路径，评审的覆盖范围会被时间和人员经验限制住。

所以 CDC 检查必须走静态分析：在设计阶段把路径查全，而不是等上板之后碰运气。

如何做到？系统性CDC验证的三步走

CDC验证不能靠运气，也不能只靠个人经验。它需要一套独立、可复现的方法论：基于RTL结构分析，从时钟网络和时钟域入手把跨域路径查全，不需要测试激励，也不依赖激励覆盖到什么程度。

第一步：静态结构分析

基于时钟网络拓扑，自动提取时钟网络、划分时钟域，全域遍历所有跨时钟域路径，追踪每条路径经过的同步结构，建立完整的CDC路径清单。

先回答"有哪些跨域路径"，再判断"处理得对不对"。

第二步：同步结构识别与验证

自动识别工程师采用的同步方案，两级/三级触发器等单bit同步器、握手同步、异步 FIFO，并验证其结构是否正确。

第三步：同步器有效性验证

对每条跨时钟路径按起终点时钟域分类，验证所选同步方案是否恰当。比如多比特信号，需要识别它是否采用了格雷码编码、握手协议、FIFO或双端口RAM，而不是简单地各自独立同步。

VHawk-CDC的核心能力

VHawk-CDC的核心能力可以概括为一句话：基于RTL结构分析，自动提取时钟网络、划分时钟域、遍历全部跨时钟域路径，识别同步结构并验证其有效性，把跨时钟域缺陷定位到RTL代码行，最终输出符合标准的测试报告。具体体现在三条检查线、可视化定位和报告输出三个层面。

1、三条检查线，一次跑完

规则库背后是内置的同步器模型库，覆盖多种单bit与多bit同步结构。同步器类型识别得越全，漏报和误报就越少。

2、查得到，也看得见

• 时钟网络分析：支持时钟树状展示，包含门控逻辑的时钟网络，设计的时钟构成一目了然；
• 跨时钟域路径提取：深度解析 RTL 中的跨域路径信息，可视化展示原理图；
• 同步分析：跨时钟域缺陷支持拓展式原理图展示，辅助分析跨域路径上的信号与同步器缺陷；
• 缺陷定位：从违例直接定位到 RTL 代码。

评审现场最怕"工具说有问题，但讲不清"。VHawk-CDC把定位这件事做在了界面里。

3、报告能直接进流程

• 一键导出测试报告，支持生成符合相关标准的测试报告；
• 千页级报告一键自动生成，把测试人员的精力还给测试本身；
• 支持报告模板定制，可对接不同单位的报告规范；
• 违例结果支持自动定位与分类统计。

为什么可以放心用？

1、国家级重点课题参研单位

在国家级重点课题FPGA方向的EDA工具链体系中，泛联新安作为代码静态分析工具的参研单位之一，独立承担跨时钟域（CDC）子工具的研发。

2、国家级标准强覆盖

VHawk-CDC 已全部覆盖相关国家标准对跨时钟域设计提出的【强制性准则】，例如：

• 禁止在异步时钟区域内放置组合逻辑电路；
• 禁止在第一级同步寄存器和第二级同步寄存器之间插入组合逻辑电路；
• 异步时钟内第一级同步寄存器之后禁止出现反馈环路；
• 对跨时钟域信号应采取同步处理措施。

3、自主可控

• 产品已通过自主可控认证；
• 全自主研发，不依赖国外EDA 组件与运行时环境；
• 已适配银河麒麟等国产操作系统；
• 已取得跨时钟域软件著作权，并拥有多项CDC 相关专利，自主知识产权完全可控。

4、产品成熟应用

截止目前，VHawk系列产品已在国内100多家头部企业完成部署和试用，并取得多份采购及合作研究合同，测试代码行数超2000万，检测代码缺陷超10000个。

5、未来规划：查得更准，也查得更省力

• 规则覆盖方面，对标国外主流工具持续补齐，缩小覆盖面差距；
• 精度方面，以客户真实设计为基准，持续收敛误报与漏报；
• 形式化方法方面，引入形式化模型检验，从模式匹配逐步走向可证明的关键路径验证，进一步提升同步器判定的确定性；
• AI辅助研判方面，基于LLM对CDC结果进行审计，告警智能聚类与去重、误报初筛与解释、根因分析，解决实战中海量路径分析耗时耗力的问题。

大家普遍关注的CDC Agent，目前已进入真实场景验证阶段，后续将并入CDC工具，成为工具内的一部分能力。

| FAQ

Q1：VHawk-CDC和VHawk-Lint是什么关系？需要都部署吗？

两者是同一个静态验证套件中的互补模块。VHawk-Lint关注代码写得是否规范、结构是否合理（编码规范、可综合性、状态机等）；VHawk-CDC关注时钟与跨时钟域设计是否安全。两者覆盖的缺陷空间几乎不重叠，组合使用才能把静态验证这一关走完整。

Q2：已经用了国外CDC工具，迁移成本高吗？

• 工程导入：支持filelist及主流开发平台的工程文件直接导入，不需要重建工程结构；
• 约束复用：支持SDC、XDC约束文件的自动生成与解析，已有设计的约束文件基本可以直接复用；
• 学习成本：全中文图形化界面，检测信息与规则说明文档均为中文；同时保留Tcl命令交互与脚本运行，不改变原有自动化流程；
• 报告转化：报告直接输出中文，不需要再把英文报告逐条翻译成符合国内规范的材料。

Q3：支持国产FPGA和国产操作系统吗？

• 器件：支持国产FPGA 器件设计，支持国产 IP 核的配置与解析；
• 操作系统：支持Windows、Linux 与银河麒麟；
• 部署：单机、服务器、多端部署均可，支持B/S 与 C/S 架构；
• 产品资质：已通过自主可控认证；已取得跨时钟域软件著作权与多项相关专利。

Q4：检查结果怎么对接项目评审和归档？

• 定位：违例可直接定位到RTL代码，并结合原理图、时钟树查看具体路径；
• 统计：违例结果自动定位与分类统计，可按风险维度组织；
• 报告：一键导出符合标准的测试报告，千页级报告可一键自动生成，报告模板支持定制。