产品概述
AccEmu 采用基于自研 FPGA 仿真引擎的硬件加速架构，将用户的 Verilog/SystemVerilog/VHDL 设计综合、映射到内置 VU19P FPGA 上，以 MHz 级别仿真主频并行执行。相比传统服务器上 KHz 级的软件仿真，实现 100-1000 倍加速，单颗 VU19P 可承载典型百万门级 FPGA 设计的全芯片硬件仿真。AccEmu 遵循 Accellera SCE-MI 标准，通过自研 SCE-MI Transactor 打通 Host 与 FPGA 间的高速数据通路，支持 lock-step 和 burst 两种同步模式。波形数据经高速链路实时传输至 Host 存储为标准 VCD 格式，存储深度不受 FPGA 片内存储限制，兼容 Verdi、GTKWave 等第三方波形查看工具。
对接现主流仿真器（VCS/Xcelium/Questa），不换工具链，将百万门级 FPGA 回归验证从天级压缩到小时级，仿真测试性能提升 100 倍以上。
| 模块 | 说明 |
|---|---|
| 用户输入 | RTL 设计 + Testbench（微调） |
| EDA 协同 | 通过 PLI/DPI/VPI 接口与 VCS、ModelSim、Xcelium 无缝集成 |
| 测试激励 | 支持从主机发送激励，驱动 DUT |
| 加速载体 | FPGA |
| 加速效果 | MHz 级，仿真速度提升 100~1000 倍 |
| 调试能力 | 支持信号探针、触发、数据回传，生成 VCD 波形文件 |
| 应用场景 | 复杂算法功能验证、大规模回归测试 |
| 输出 | 波形文件、比对报告、通过/失败统计 |
产品优势
100% 自研核心技术
仿真引擎、SCE-MI Transactor、硬件调试子系统全部自主研发，无 OEM 集成或第三方 IP 依赖。编译工具链采用自研框架结合原厂工具，全流程自动化处理。关键技术自主可控。
不换 EDA 工具链
DPI/Socket 接口语法与 SystemVerilog 标准 DPI 一致，无缝对接 VCS 、 Xcelium 、 Questa 等主流仿真环境。波形导出标准 VCD 格式， Verdi 直接打开。团队零学习成本。
硬件平滑升级
软件栈统一，支持 AccEmu-1 ( 单 VU19P) 到 AccEmu-4 ( 4×VU19P ) 平滑演进，客户只需增加硬件即可支持更大规模设计，无需重新适配验证环境。
全自研硬件调试子系统
提供全波形 Dump 、动态探针插入 ( 无需重编译 )、Force-Release ( 信号强指 / 释放 )、任意信号可视、硬件触发器断点五大调试能力，不依赖任何第三方调试 IP 或授权。
100-1000 倍仿真加速
MHz 级别硬件仿真主频，相较于服务器 CPU 软件仿真(~KHz 级事件驱动执行 )，典型百万门级 FPGA 设计的回归周期从天级压缩到小时级，一天跑完原来一周的回归。
产品功能
硬件仿真加速
将用户 RTL 设计部署到 VU19P FPGA 上以 MHz 级别主频并行执行，替代传统 CPU 串行软件仿真。
SCE-MI 协同仿真
基于 Accellera SCE-MI 标准的 Host-FPGA 事务级通信，支持 lock-step 和 burst 同步模式。
全波形 Dump
全部或指定信号的完整时序波形实时采集与导出，标准 VCD 格式，兼容 Verdi 等第三方工具。
动态探针插入
仿真运行中动态添加或移除信号观测点，秒级生效，无需重新综合、重新编译、重启仿真。
Force-Release
信号强指 (Force)、释放 ( Release ) 操作。
多语言支持
支持 Verilog 、 SystemVerilog 、 VHDL 设计输入。
硬件触发器断点
支持组合条件、时序条件、多级级联触发，由 FPGA 硬件直接判定，经流水线优化不影响仿真主频。
任意信号可视
设计内所有寄存器、所有网络均可作为观测对象，无数量限制，无层级深度限制。
多 EDA 工具对接
DPI 接口支持 VCS 、 Xcelium 、 Questa ; Socket/TCP 接口支持 Xcelium 、 Questa 及自定义 Co-sim 协议。