VHawk-CDC，国内首款自主可控的，面向主流硬件设计语言Verilog HDL、SystemVerilog、VHDL的跨时钟域(CDC)缺陷静态验证工具。工具能够对FPGA/ASIC设计代码中的时钟设计缺陷、复位设计缺陷以及跨时钟同步缺陷进行全面而深度的分析和验证并为用户提供准确缺陷定位和修复建议，保障用户设计质量，有效降低后续验证及返工带来的经济和时间成本。
产品概述
产品优势
简单易用，低学习成本
支持全中文图形化界面交互以及Tcl命令行/脚本交互方式，满足不同使用习惯。支持SDC/XDC约束文件解析，支持时钟网络、复位网络以及跨时钟路径的自动识别，降低用户的配置成本。支持Xilinx Vivado/ISE、Altera QuartusII、LiberoSoc等多种配置文件一键导入，降低迁移成本。
深度全面的缺陷验证能力
支持时钟网络、复位网络以及跨时钟路径的自动分析和识别，一键完成检测流程，降低用户配置成本；此外为专业用户提供各类配置指令和参数，帮助用户聚焦和优化检测效果。
自动识别和验证多种行业主流的跨时钟域同步设计框架。支持20多类时钟、复位、跨时钟域缺陷的精确高效的检测验证能力，提供检测缺陷的精确定位。
全面的语言特性支持
全面支持主流的Verilog HDL/VHDL/Verilog SystemVerilog硬件设计语言，全面兼容IEEE-1364-2001 Verilog语言标准、IEEE1076-2002 VHDL语言标准以及IEEE-1800 SystemVerilog语言标准，支持多语言混合项目检测。
多平台适配部署
适配Windows7/10/Server平台，适配主流Linux平台，适配国产麒麟操作系统平台。支持本地、服务器多端部署。
核心技术自主可控
全本土化核心研发团队，拥有核心知识产权，无惧”卡脖子”风险。
高效及深度的本地化定制服务
全本土化技术研发及技术支持团队，提供包括检测报告模板、同步框架模式、缺陷模式、平台集成等深度定制化服务。
产品功能
精确直观缺陷定位展示
提供了时钟网络、复位网络、跨时钟域路径以及各类缺陷的精确定位和直观的展示能力。包括了源代码文件中的缺陷代码片段定位展示、时钟网络、复位网络以及跨时钟路径原理图展示，帮助用户快速进行结果的审查和修复。
丰富的设计缺陷验证
基于国内领先的静态结构分析技术和形式化模型检验技术，分析并验证RTL代码中时钟网络、复位网络以及跨时钟域同步电路中潜在的设计缺陷。支持超过40类RTL设计域缺陷模式。
一键生成检测结果
依据多种缺陷报告模板一键生成检测结果报告，支持缺陷检测报告模板的定制化开发服务。
中文化图形操作界面，支持Tcl脚本及交互模式
供友好易用的全中文图形化操作界面，直观易用，无需过多学习成本。支持行业传统的Tcl指令交互模式和脚本运行能力，满足多样化的使用习惯和场景。
高自动化的RTL设计跨时钟域分析
支持包括System Verilog及VHDL在内的主流RTL设计语言，支持混编语言工程。支持包括filelist、Xilinx Vivado、Xilinx ISE、Altera、QuartusII、Libero在内主流ASIC/FPGA开发环境配置文件的一键识别和解析，支持SDC和XDC约束文件的自动解析，显著降低检测配置复杂度。提供面向集成芯片、可编程逻辑器件RTL设计的时钟、复位以及跨时钟域静态验证能力。自动识别及提取RTL设计中的时钟网络和复位网络；自动识别和提取RTL设计中的跨时钟域信号传递路径；支持多种跨时钟域同步设计框架的自动识别和验证。